Journal of the Microelectronics and Packaging Society

패널 레벨 패키지(Panel Level Package)에서 공정 단계별로 발생하는 휨(warpage)에 대해 유한요소법을 이용하여 전산모사를 진행하였다. 5 × 5 mm2 크기의 실리콘 칩이 총 221개가 포함된 122.4 × 93.6 mm2 크기의 패널에 대해서 ① EMC 몰딩, ② detach core 부착, ③ 가열, ④ 캐리어 분리, ⑤ 냉각의 5 단계에 대해서 해석을 수행하였으며, 캐리어와 detach core 소재로 유리와 FR4의 조합이 휨 현상에 미치는 영향을 조사하였다. 캐리어 및 detach core의 소재에 따라 공정 단계별로 휨의 경향이 다르게 나타나고 있으나, 최종적으로는 유리를 캐리어로 사용하는 경우에 detach core의 소재와 관계없이 FR4 캐리어에 비해 낮은 휨 값을 나타내었으며 유리 캐리어와 유리 detach core의 조합에서 가장 낮은 휨값이 관찰되었다.
We have simulated the process induced warpage for panel level package using finite element method. Silicon chips of 5 × 5 mm2 were redistributed on 122.4 × 93.6 mm2 size panel and the total number of redistributed chips was 221. The warpage at each process step, for example, ① EMC molding, ② attachment of detach core, ③ heating, ④ removal of a carrier, and ⑤ cooling was simulated using ANSYS and the effects of detach core and carrier materials on the warpage were investigated. The warpage behaved complexly depending on the materials for the detach core and carrier. However, glass carrier showed the lower warpage than FR4 carrier regardless of detach core material, and the minimum warpage was observed when the glass was used for the detach core and carrier at the same time.

Keywords warpage, FEM, PLP, carrier, detach core.